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chiplet 互聯標準將逐漸統一
chiplet 是矽片級別的“結構 - 重構 -複用”，它把傳統的 Soc 分解為多個芯粒模組，將這些芯粒分開製備後再透過互聯封裝形成一個完整晶片。芯粒可以採用不同工藝進行分離製造，可以顯著降低成本，並實現一種新形式的 Ip 複用。隨著摩爾定律的放緩， chiplet 成本持續提高 Soc 整合度和算力的重要途徑，特別是隨著 2022 年 3 月份 Ucle 聯盟的成立， chiplet 互聯標準將逐漸統一，產業化程序將進一步加速。基於先進封裝技術的 chiplet 可能將重構晶片研發流程，從製造到封測，從 EdA 到設計，全方位影響晶片的區域與產業格局。
自1965 自摩爾定律首次被提出以來，積體電路產業一直遵循著摩爾定律向前發展。直到近幾年，隨著電晶體尺寸逼近材料的物理極限，工藝節點進步的花費已難以承受，晶片效能的提升也不再顯著，摩爾定律接近極致。在此背景下， chiplet （芯粒）技術逐漸嶄露頭角，
有望成為產業界解決高效能、低成本晶片需求的重要技術路線。chiplet 創新了晶片封裝理念。它把原本一體的 Soc （ System on chip ，系統級晶片）分解為多個芯粒，分開製備出這些芯粒後，再將它們互聯封裝在一起，形成完整的複雜功能晶片。這其中，芯粒可以採用不同的工藝進行分離製造，例如對於 cpU 、 GpU 等工藝提升敏感的模組，採用昂貴的先進製程生產；而對於工藝提升不敏感的模組，採用成熟製程製造。同時，芯粒相比於 Soc 面積更小，可以大幅提高晶片的良率、提升晶圓面積利用率，進一步降低製造成本。此外，模組化的芯粒可以減少重複設計和驗證環節，降低晶片的設計複雜度和研發成本，加快產品的
迭代速度。 chiplet 被驗證可以有效降低製造成本，已成為頭部廠商和投資界關注的熱點。
chiplet 的技術核心在於實現芯粒間的高速互聯。 Soc 分解為芯粒使得封裝難度陡增，如何保障互聯封裝時芯粒連線工藝的可靠性、普適性，實現芯粒間資料傳輸的大頻寬、低延遲，是 chiplet 技術研發的關鍵。此外，芯粒之間的互聯特別是2.5d 、 3d 先進封裝會帶來電磁干擾、訊號干擾、散熱、應力等諸多複雜物理問題，這需要在晶片設計時就將其納入考慮，並對 EdA 工具提出全新的要求。
近年來，先進封裝技術發展迅速。作為 2.5d 、 3d 封裝關鍵技術的 tSV（ through Silicon Via ，矽通孔）已可以實現一平方毫米 100 萬個 tSV 。封裝技術的進步，推動 chiplet 應用於 cpU 、 GpU 等大型晶片。 2022 年 3 月，多家半導體領軍企業聯合成立了 UcIe （ Universal chipletInterconnect Express ，通用 chiplet 高速互聯聯盟）。 chiplet 互聯標準有望逐漸實現統一，並形成一個開放性生態體系。面向後摩爾時代， chiplet 可能將是
突破現有困境最現實的技術路徑。 chiplet可以降低對先進工藝製程的依賴，實現與先進工藝相接近的效能，成為半導體產業發展重點。從成本、良率平衡的角度出發，
2d 、 2.5d 和 3d 封裝會長期並存；同構和異構的多芯粒封裝會長期並存；不同的先進封裝和工藝會被混合使用。 chiplet 有望重構晶片研發流程，從製造到封測，從EdA 到設計，全方位影響晶片產業格局。
